FR20120054611

Dispositif de test et de surveillance ou monitoring de circuits numériques destinés à être inséré dans des chaînes de scan, et son procédé, le dispositif comprenant au moins un élément d’échantillonnage primaire d’un signal D et au moins un élément d’échantillonnage secondaire du signal D , ledit élément d’échantillonnage secondaire étant disposé en aval d’un module de contrôle logique ou logique scan, un signal d’activation du mode d’observation et contrôle ou scan enable agit au niveau du premier et du second élément d’échantillonnage afin que le dispositif fonctionne dans un mode scan ou dans un mode fonctionnel, un signal d’horloge transmis audit élément d’échantillonnage primaire et audit élément d’échantillonnage secondaire, un module fournissant un signal de remise à zéro ou reset dudit élément d’échantillonnage primaire.

20131000012338 0198

EP20120354035

A circuit comprises a combinatory logic circuit having one input and one output. First and second sampling elements are connected to the output and sample this output respectively at the activation of a first and second latching events determined by an event of first and second clock signals (CK). The event of second clock signal (CK) is delayed with respect to the event of a first clock by a delay which is shorter than the clock period. An analysis circuit analyzes the outputs of the first and the second sampling elements and provides an error detection signal. The analysis circuit sets the error detection signal (E) at the pre-determined value if the outputs of the first and second sampling elements are different. The circuit is used in a first operating mode in which the event of a second clock (CK) determining the second latching event is delayed with respect to the event of first clock (CK) determining the first latching event by a delay which is larger than a largest delay of the circuit.

lirmm-00985404

FR 13 60127

EP13191370.9

107 537